Кодирование двоичных сверточных кодов.

     1 Кодирование двоичных сверточных кодов
     1.1 Определение сверточного кода
     Двоичные сверточные коды – это коды, исправляющие ошибки, которые используют непрерывнуюили последовательную обработку информации короткими фрагментами (блоками) [1].
     Наименование «сверточный код» происходит от того, что результат кодирования на выходе кодера образуется как свертка кодируемой информационной последовательности с импульсной характеристикой кодера [2].
     Сверточные коды основаны на преобразовании входной последовательности двоичных символов в выходную последовательность двоичных символов, у которой на каждый символ входной последовательности формируется более одного символа выходной последовательности [1-3]. 
     Сверточное кодирование удобнее всего изучать, анализируя работу кодирующего устройства [4].
     В общем случае сверточный кодер состоит из m-разрядного регистра сдвига иn сумматоров по модулю два. Значение m называют памятью кода. Величинаn–это число символов на выходе кодера, соответствующих kинформационным символам, поступившим на вход кодера за один такт [5].
     Разность r=n-k есть число проверочных символов. Значения n выходных кодовых символов равны линейным комбинациямсоответствующих информационных символов. Отсюда выполняется свойство линейности сверточных кодов. На каждом такте работы на вход кодера подаётсяk информационных символов и считываетсяn подлежащих передаче по каналу связи выходных символов. Способ подключения каждого сумматора к регистру отображается соответствующим порождающим полиномом. 
     Таким образом, свёрточный кодер обладает памятью. Символы на его выходе зависят не только от информационных символов на входе, но и от предыдущих входных символов.
     Обычный сверточный кодер, показанный на рисунке 1.1, реализуется с m-разрядным регистром сдвига и n сумматорами по модулю два[6].
     

Рисунок 1.1 – Структурная схема кодера сверточного кода 

     В каждый момент времени на место первых k разрядов регистра перемещаются k новых бит; все биты в регистре смещаются на k разрядов вправо и на выходах сумматоров по модулю два образуется кодовые символы. 
     Входы сумматоров соединены с определенными разрядами регистра сдвигов. Преобразователь на выходе кодера устанавливает очередность посылки кодовых символов в канал. За время одного информационного символа на выходе образуется n кодовых символов. Затем эти символы кода используются модулятором для формирования сигналов, которые будут переданы по каналу связи [5].
     Для примера рассмотрим сверточный кодер с параметрами: m=3,k=1,n=2. Структурная схема кодера показана на рисунке 1.2.
     Первоначально все ячейки регистра сдвига находятся в нулевом состоянии. Допустим, что первый входной бит «1». Он без задержки появляется на выходе первой (левой) ячейки регистра и, соответственно, на двух входах выходного преобразователя (мультиплексор). Преобразователь поочерёдно выдаёт содержимое входов, и выходная последовательность будет 11.
     Допустим, что второй входной бит «0». Он записывается в первую ячейку регистра, проталкивает предыдущий бит («1») во вторую ячейку и на входах преобразователя (сверху вниз) появляются 01. Тогда вторая выходная последовательность 01.
     Если третий входной бит 1, выходная последовательность 00 и так далее. Таким образом, в ответ на каждый входной бит(k=1)свёрточный кодер кодирует двумя битами, по числу сумматоров по модулю два(n=2).
     


Рисунок 1.2 – Структурная схема кодера сверточного кода с параметрами m=3, k=1, n=2 

     Здесь Q0, Q1, Q2 – ячейки регистра сдвига;
     s0, s1– выходы сумматоров;  
     Рассмотрим на примере, как формируется выходная кодовая последовательность для входного сигнала (110100) (таблица 1.1). 
     
     Таблица 1.1 –Формирование кодовой последовательности
Номера тактовых импульсов
0
1
2
3
4
5
Q0
1
1
0
1
0
0
Q1
0
1
1
0
1
0
Q2
0
0
1
1
0
1
s0
1
0
0
0
1
1
s1
1
1
1
0
0
1
s
11
01
01
00
10
11
     На выходе кодера получим кодовую последовательность: s = (11 01 01 00 10 11).
     Сверточный код удобно задавать посредством порождающих (производящих) многочленов. Порождающие многочлены полностью определяет структуру двоичного кодера сверточного кода.
     
     1.2 Полиномиальное задание сверточного кодера
     Сверточное кодирование – это итеративная обработка потока битов, создающая зависимость каждого бита от нескольких предыдущих. 
     Сверточный код задают посредством порождающих полиномов, которые определяют структуру двоичного кодера сверточного кода. 
     Кодовое слово на выходе такого кодера составляется в виде в двух последовательностей, которые в двоичной форме представляют коэффициенты соответствующих порождающих полиномов [7].
     Сверточный код требует для своего описания несколько порождающих полиномов, число которых определяются количеством n выходных символов, передаваемых за каждый такт в канал связи [4].
     Пусть  - множество порождающих полиномов. Они могут быть объединены в матрицу размера k*n, называемую порождающей матрицей.
(1.1)
     Для примера рассмотрим сверточный кодерна рисунке 1.2. Порождающие полиномы имеют вид
                                                 (1.2)
     Порождающая матрица для этого кодера имеет вид
     
 (1.3)
     Рассмотрим, как кодируется последовательность информационных символов (110100). Представим последовательность информационных символов, поступающих на вход кодера, в виде многочлена
     ,                                                 (1.4)
     где хi– символ оператора задержки на i тактов работы сдвигающего регистра; 
     аi – 0;1 информационные двоичные символы.
     В силу линейности сверточного кода 
.                            (1.5)
     В итоге на выходе кодера будет сформирована последовательность s(x):
.
     Отсюда видно, что на выходе кодера формируется кодовая последовательность s=(11 01 01 10 00 11), которая совпадает с результатом в таблице 1.1.
     Вместе с этим для формирования сверточных кодов можно перечислить ряд параметров, определяющих структуру кодов.

     1.3 Основные параметры сверточных кодов

     Тактовая частота переключения и число контактов мультиплексора в сверточных кодерах определяется относительной скоростью кода R = k/nи характеризует избыточность, вводимую при кодировании.
     В соответствии с этим частота переключения должна быть в nраз больше входной тактовой частоты. Так, при скорости R=1/2у мультиплексора переключение должно производиться с удвоенной тактовой частотой [4, 8].
     Избыточность кода определяется по формуле
     .                            (1.6)
     В частности, при R=1/3 число символов в выходной последовательности превышает их число во входной информационной последовательности в трираза.
     Полная длина кодового ограничения по выходу кодера– это числопоследовательных кодовых символов на выходе кодера, зависящих отвыбранного информационного символа, определяется по формуле [4]
(1.7)
При k=1 длина кодового ограничения по выходу равна
     Полную длину кодового ограничения по выходу можно определить максимальной степенью порождающего полинома по формуле [2]
                           (1.8)
где degg,j,i(x) – степень (от degree – англ.) порождающего полинома. Значение l2 показывает на какое максимальное число выходных символов влияет данный информационный символ.
     Рассмотрим для примера сверточный кодер на рисунке. 1.2. Скорость кодаэтого кодера R=1/2.
     Найдем избыточность кода по формуле (1.6)
                           (1.8)
     Полная длина кодового ограничения по выходу(1.7) равна
.                                                  (1.9)
     По второй формуле получаем тот же результат
(1.10)
     Отсюда можно сказать, что поступающий один информационный символ влияет на шесть выходных символов.
     
     
     
     
     
     
     1.4 Сверточные коды в блочном виде. Систематические блочныесверточные коды

     Кодирование может производиться в непрерывном или блочном режимах. В последнем случае информационные последовательности разбиваются на блоки конечной длины[1, 9-10]. 
     В блочном режиме за а двоичным символом (последним) в кодер должны быть введены т-1 нулей для того, чтобы очистить регистр, которые иногда называют хвостом кода. Это необходимо для того, чтобы сделать код конечным. 
     Сверточный код можно рассматривать так же, как длинный блочный код и вводимое здесь ограничение длины с помощью т-1 нулей позволяет очистить регистр кодера для следующего блока [9, 12]. 
     Если в последовательности формируемых кодером кодовых символов можно отделить r=n-kпроверочных символов от k информационных то код называют систематическим. 
     Систематическим сверточным кодом является такой код, для которого в выходной последовательности кодовых символов содержится без изменения породившая ее последовательность информационных символов. В противном случае сверточный код является несистематическим.
     В систематическим кодере на k выходах будут информационные последовательности. На остальных nминусk выходах – последовательности проверочных символов, формируемых как линейные комбинации информационных [5].
    Для примера рассмотрим систематический сверточный кодер с параметрами k=1, n=2иm=3 (рисунок 1.3). 
    Для кодеров с k=1 при формировании систематических кодов один из порождающих многочленов либо g1(x)=1, либо g2(x)=1, чтобы информационная последовательность была частью выходной последовательности [4]. 
    На рисунке 1.3 видно, что это систематический сверточный кодер. Пусть на вход кодера поступает информационная последовательность (а0а1а2а3). На выходе мы можем отделить bi проверочных символов от ai информационных символов. Кодовое ограничение равно трем, тогда в кодер будут введены т-1=2 нулей (рисунок 1.3). Тогда код будет систематическим блочным кодом.
    

Рисунок 1.3 – Систематический сверточный кодер

     Систематические коды позволяют получить на приемной стороне оценку информационных символов, не производя декодирования или какой-либо иной обработки принимаемых символов [5, 11].

     1.5Принципиальныеэлектрические схемы кодеров в среде программируемых логических интегральных схем QUARTUS II
     
     Для практической реализации сверточных кодеров необходимо разработать их до уровня принципиальных электрических схем. Для примера рассмотрим несколько сверточных кодеров.
     
     1.5.1 Сверточный кодерс параметрами m=4, k=1, n=2
     
     Рассмотрим сверточный кодер с параметрами: 
     m=4 – число ячеек регистра сдвига; 
     k=1– число информационных символов, поступающих за один такт на вход кодера;
     n=2–число символов на выходе кодера, соответствующих k; 
     R=1/2–скорость кода; 
     g1=17, g2=15 – коэффициенты порождающих полиномов в восьмеричной форме. 
     Схема кодера показана на рисунке 1.4 [4].
     Информационные символы на схеме поступают слева, и для каждого информационного символа на выходах двух сумматоров по модулю два образуются два выходных символа [13-14]. 
     Связь между ячейками регистра сдвига и сумматорами удобно описывать порождающими полиномами: верхний и нижний сумматоры представляются соответственно полиномами:
                           (1.11)
     Коэффициенты порождающих полиномов в двоичной форме 
                           (1.12)


Рисунок 1.4 – Структурная схема кодера сверточного кода с параметрами m=3, k=1, n=2

     Здесь Q0, Q1, Q2, Q3 – ячейки регистра сдвига;
     s0, s1– выходы сумматоров; 
     Рассмотрим на примере, как формируется выходная кодовая последовательность для входного сигнала (1101000) (таблица 1.2). 
     
     Таблица 1.2– Формирование кодовой последовательности
Номера тактовых импульсов
0
1
2
3
4
5
6
Q0
1
1
0
1
0
0
0
Q1
0
1
1
0
1
0
0
Q2
0
0
1
1
0
1
0
Q3
0
0
0
1
1
0
1
s0
1
0
0
1
0
1
1
s1
1
0
1
0
0
0
1
s
11
00
01
10
00
10
11
     
     На выходе кодера получим кодовую последовательность: s = (11 01 00 10 10 01 11).
     На рисунке 1.2 и 1.4 изображены структурные схемы кодера. Для практической реализации таких кодеров необходимо разработать их до уровня принципиальных электрических схем. Такую задачу можно решить применяя, например, среду программируемой логики (AlteraQUARTUSII).
     
     1.5.2 ОписаниесредыAlteraQUARTUSII
     
     QUARTUSII представляет собой автоматизированную систему сквозного проектирования цифровых устройств на кристаллах ПЛИС фирмы Altera [15]. 
     Он предоставляет пользователю широкие возможности по вводу описаний проекта, логическому синтезу, компиляции проекта, программированию ПЛИС, функциональному и временному моделированию, временному анализу и анализу потребляемой мощности проекта, реализации внутрисистемной отладки.В QUARTUSII используется удобный графический интерфейс и простая в применении справочная система, содержащая всю необходимую для выполнения проектирования информацию. 
     Также пакет позволяет использовать командную строку для выполнения каждого этапа проектирования. 
     QUARTUSII интегрирует в себе большое количество программных модулей, предназначенных для выполнения различных этапов проектирования. Задание параметров и выполнение типовых команд выполняется в отдельных модулях одинаково, что значительно облегчает работу пользователя. Редакторы исходных файлов проекта (графический, текстовый, редактор символов, содержимого модулей памяти, временных диаграмм, конечных автоматов) используют одинаковые подходы и приёмы, а также похожие оконные формы, применяемые при создании и редактировании исходных файлов с описанием модулей проектируемого устройства [15].
     В состав стандартной библиотеки QUARTUSII входит большое количество базовых элементов, включая мегафункции и макрофункции. Составной частью мегафункций являются операционные устройства, созданные по стандарту библиотеки параметризируемых модулей (LPM – libraryofparameterizedmodules).
     Принципиальная электрическая схема сверточного кодера в среде программируемых логических интегральных схем QUARTUS II строится с помощью D-триггера. 
     
     1.5.3 Принцип работы D триггера
     
     D-триггер (от английского delay) называют информационным триггером, а также триггером задержки. D-триггер бывает только синхронным. Он может управляться (переключаться) как уровнем тактирующего импульса, так и его фронтом. Для триггера типа D, состояние в интервале времени между сигналом на входной линии и следующим состоянием триггера формируется проще, чем для любого другого типа. Схемное обозначение D-триггера приведено на рисунке 1.5.По синхроимпульсу D-триггер принимает то состояние, которое имеет входная линия. На рисунке 1.6 приведены временные диаграммы, поясняющие его работу. D-триггер имеет как минимум две входные линии: одна – для подачи синхроимпульсов; другая- информационных сигналов [16].


Рисунок 1.5 – D-триггер

     D-триггер запоминает состояние входа и выдает его на выход. D-триггеры имеют как минимум два входа: информационный D и синхронизации C. После прихода активного фронта импульса синхронизации на вход CD-триггер открывается. Сохранение информации в D-триггерах происходит после спада импульса синхронизации, и эта информация остается неизменной до прихода следующего импульса синхронизации. Также из-за переходных процессов существует задержка между временем прихода определенного фронта синхроимпульса и временем запоминания информационного бита в память триггера [16].
     Принципиальная схема D-триггера в среде программируемых логических интегральных схем QUARTUS II представлена на рисунке 1.5.На рисунке 1.6 представлены временные диаграммы работы D-триггера.
     


Рисунок 1.6 – Временные диаграммы работы D-триггера

     Как видно из рисунка 1.6, при приходе на вход триггера единицы и переднего фронта синхроимпульса на выход D-триггера также передается единица до времени прихода следующего синхроимпульса, но с некоторой задержкой, о которой было сказано ранее.
     1.5.4 Построение кодера в среде программируемых логических интегральных схем QUARTUS II
     
     Построим сверточный кодер (рисунок 1.2) в среде программируемых логических интегральных схем QUARTUS II (рисунок 1.7) [15].
     Сверточный кодер на рисунке 1.7 состоит из D-триггеров и элементов XOR (сумматоров по модулю два) и преобразователя (мультиплексора). 
     Здесь отсутствует первая ячейка памяти. Это объясняется тем, что регистр сдвига можно рассматривать либо как регистр, содержимое которого сдвигается на один разряд вправо при введении в него слева каждого нового двоичного символа (содержимое самого правого разряда при этом теряется) (рисунок 1.7), либо как цифровую линию задержки, в которой каждый элемент задержки хранит один двоичный символ до поступления нового входного двоичного символа (рисунок 1.2). 
     Эти две схемы (рисунок 1.2 и рисунок 1.7) эквивалентны.
     


Рисунок 1.7 – Схема кодера в среде программируемых логических интегральных схем QUARTUS II
     Мультиплексор состоит: D-триггера и логических элементовAND, NOT, OR(рисунок 1.8).
     На вход мультиплексора поступает параллельные символы (выходы двух сумматоров). Мультиплексор за первую половину такта работы кодера считывает данные сначала с логического элемента XOR2, а вторую половину такта с логического элемента XOR3.
     


Рисунок 1.8 – Мультиплексор в среде QUARTUS II
     
     Выход первого сумматора поступает на первый вход логического элемента AND2, а на второй вход поступает инвертированный тактовый импульс (с помощью логического элемента NOT). Если на вход поступает 1+1, то на выходе AND2 получим 1. В остальных случаях 0. 
     Выход второго сумматора поступает на информационный вход Dтриггера, а на второй вход поступает тактовый импульс. Этот символ появляется на выходе триггера в момент первого фронта. 
     Далее он поступает на первый вход логического элемента AND1, а на второй вход поступает тактовый импульс. Если на вход поступает 1+1, то на выходе AND1получим 1. В остальных случаях 0.
     Далее выходы AND1 и AND2 поступают на вход логического элемента OR. Если на вход поступают 0+0 на выходе получим 0. В остальных случаях 1 (рисунок 1.9). Таким образом получим кодовую последовательность на выходе мультиплексора.
     


Рисунок 1.9 – Преобразование параллельного сигнала в последовательный сигнал

     По временной диаграмме (рисунок 1.10) нетрудно проследить, что при входной последовательности бит (110100) выходная последовательность будет (11 01 01 00 10 11).Получентот же результат, который найден в таблице 1.1.
     


Рисунок 1.10 – Временные диаграммы кодера в среде QUARTUS II
     Отметим одну важную особенность принципа формирования дибитов. Значение каждого формируемого дибита зависит не только от входящего информационного бита, но и от двух предыдущих бит, значения которых хранятся в двух запоминающих ячейках.Действительно, если принято, что аi – входящий бит, то значение элемента XOR1 определится выражением
                     (1.13)
а значение элемента XOR2 выражением
                           (1.14)
     Таким образом, дибит формируется из пары битов, значение первого из которых равно (1.13), а второго – (1.14). Следовательно, значение дибита зависит от трех состояний: значения входного бита, значения первой запоминающей ячейки и значения второй запоминающей ячейки.
     Построим сверточный кодер на рисунке 1.4 в среде программируемых логических интегральных схем QUARTUS II (рисунок 1.11).
     Сверточный кодер на рисунке 1.11 состоит из трех запоминающих ячеек (D триггеры) и элементов XOR (сумматор по модулю 2) и преобразователя (мультиплексор). Принцип работы преобразователя рассмотрен выше.
     


Рисунок 1.11 – Схема кодера в среде QUARTUS II 
     По временной диаграмме (рисунок 1.12) нетрудно проследить, что при входной последовательности бит (1101000) выходная последовательность будет (11 00 01 10 00 10 11). Получентот же результат, который найден в таблице 1.2.
     


Рисунок 1.12 – Временные диаграммы кодера в QUARTUS II

     1.5.5 Сверточный кодер(т=4, k=1, n=3)

     Рассмотрим сверточный кодер со скоростью R=1/3. Структурная схема кодера показана нарисунке 1.13 [17]. 
     В этом примере информационные символы на схеме поступают слева, и для каждого информационного символа на выходах трех сумматоров по модулю 2 образуются три выходных символа. 
     Порождающие полиномы сверточного кодера имеют вид:
                                           (1.15)
     Коэффициенты порождающих полиномов в двоичной форме 
                                                  (1.16)


Рисунок 1.13 – Структурная схема кодера с параметрами m=4, k=1, n=3
     
     Рассмотрим на примере, как формируется выходная кодовая последовательность для входного сигнала (1101000) (таблица 1.3).
     
     Таблица 1.3– Формирование кодовой последовательности
Номера тактовых импульсов
0
1
2
3
4
5
6
Q0
1
1
0
1
0
0
0
Q1
0
1
1
0
1
0
0
Q2
0
0
1
1
0
1
0
Q3
0
0
0
1
1
0
1
s0
1
0
0
1
0
1
1
s1
1
0
1
0
0
0
1
s2
1
1
1
1
1
1
1
s
111
001
011
101
001
101
111

     На выходе кодера получим кодовую последовательность: s = (111 001 011 101 001 101 111).
     Построим сверточный кодер на рисунке 1.13 в среде программируемых логических интегральных схем QUARTUS II (рисунке 1.14). Сверточный кодер на рисунке 1.14 состоит из трех запоминающих ячеек (D триггеров) и элементов XOR (сумматоров по модулю 2) и преобразователя (мультиплексор) [16].
     


Рисунок 1.14 – Схема кодера в среде QUARTUS II

     Мультиплексор состоит из: Dтриггера и логических элементов NOT, AND, OR, XOR (рисунок 1.15). Мультиплексор работает с втрое большей частотой, чем скорость поступления бит на вход кодера, то скорость выходного потока будет в три раза выше скорости входного потока. С помощью clk33, clk66 разделим длительность выходного тактирующего элемента на три.Мультиплексор за первую третьтакта работы кодера считывает данные сначала с логического элемента XOR1, вторую треть такта — с логического элемента XOR2, а третьютреть такта — с логического элемента XOR3. В результате каждому входному биту ставится в соответствие три выходных бита, то есть три бит, первый бит которого формируется элементом XOR1, второй элементом XOR2, а третий элементом XOR3.


Рисунок 1.15 – Мультиплексор 

     Принцип работы мультиплексора представлен в виде временных диаграмм (рисунок 1.16)
     


Рисунок 1.16– Преобразование параллельного сигнала в последовательный сигнал
     По временной диаграмме (рисунок 1.17) состояния кодера нетрудно проследить, что при входной последовательности бит (1101000) выходная последовательность будет (111 001 011 101 001 101 111).Получентот же результат, который найден в таблице1.3.
     

     
Рисунок 1.17 – Временные диаграммыкодера в среде QUARTUS II
     
     1.5.6 Сверточный кодер(m=2, k=2, n=3)
     
     При скоростях R=k/n, где k>1, ситуация становится более сложной. Рассмотрим для примера свёрточный кодер со скоростью кода 2/3, показанный на рисунке 1.18. В этом кодере каждый раз два бита поступают на вход регистров сдвига и сумматоры по модулю 2 вычисляют три символа, а на выходе генерируется три бита [12]. 
     Коэффициенты порождающих полиномов представлены в восьмеричной форме. Коэффициенты порождающих полиномов в двоичной форме 
                                                 (1.17)
     Порождающие полиномы имеют вид:
                                              (1.18)

а)
б)
Рисунок 1.18 – Структурные схемы кодера с параметрами m=2, k=2, n=3
     
     Эти две схемы эквивалентны. Регистры сдвига 1 и 2 (число регистров равно k) имеют по две ячейки памяти и три сумматора по модулю 2 (число сумматоров равно n), формирующих символы кода в соответствии с видом производящих полиномов. Преобразователь распределяет входные информационные символы между регистрами, преобразователь столбца в строкуформирует кодовую последовательность на выходе кодера из выходных символов сумматоров [9].
     Первые все возможные два входных бита могут быть 00, 01, 10 или 11. Соответствующие выходные биты – 000, 010, 111, 101. Когда следующая пара входных битов входит в кодер, первая пара передвигается в следующую ячейку. Соответствующие выходные биты зависят от пары битов, переместившихся во вторую ячейку и новой пары входных битов. Рассмотрим на примере, как формируется выходная кодовая последовательность для входного сигнала (1101101100) (таблица 1.4).
     
     Таблица 1.4– Формирование кодовой последовательности
Номера тактовых импульсов
0
1
2
3
4
Входные символы, a
1 1
0 1
1 0
1 1
0 0
Q0

1

1

0

1

0
Q1

1

0

1

1

0
Q2

0

1

1

0

1
Q3

0

1

0

1

1
s0

1

1

1

0

0
s1

0

0

1

1

1
s2

1

0

1

1

1
s
101
100
111
011
011
     
     На выходе кодера получим кодовую последовательность: s = (101 100 111 011 011).
     Построим сверточный кодер на рис 1.18в среде программируемых логических интегральных схем QUARTUS II (рис. 1.19). Сверточный кодер на рис. 1.19 состоит из двух запоминающих ячеек (D триггеров) и элементов XOR (сумматоров по модулю 2) и преобразователя (мультиплексора).Принцип работы мультиплексора приведен выше [16].


Рисунок 1.17 – Схема кодера в среде QUARTUS II



Рисунок 1.18 – Временные диаграммы кодерав среде QUARTUS II
     По временной диаграмме (рис. 1.18) нетрудно проследить, что при входной последовательности бит (1101101100) выходная последовательность будет (101 100 111 011011). Получентот же результат, который найден в таблице 1.4.

     Вывод:Показаны способы кодирования двоичных сверточных кодов. Разработана методика построения структурных схем сверточных кодеров до уровня электрических принципиальных схем и их моделирования в среде QUARTUS II. Разработанные принципиальные электрические схемы кодеров в среде QUARTUSII могут быть «зашиты» в кристалл программируемых логических интегральных схем (ПЛИС).
10

.......................